半導体の高次元化技術

貫通電極による3D/2.5D/2.1D実装

半導体の高次元化技術

半導体を高次元化する技術の概要・特徴が理解でき、今後の技術動向と業界の展望について分かりやすく解説。

著者 傅田精一
ジャンル 電子・通信
出版年月日 2015/04/01
ISBN 9784501330903
判型・ページ数 A5・154ページ
定価 本体1,800円+税
在庫 在庫あり

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半導体を高次元化する技術の概要・特徴が理解でき、今後の技術動向と業界の展望について分かりやすく解説。半導体の3D、2.5D、2.1Dの加工方法、製作コスト、技術的課題をわかりやすくまとめたため、今後の研究開発・技術開発の指針となる。新しい技術であるワイドIO、ガラスインターポーザに関しても多くの情報を取り上げた。

 半導体チップは表面のみに電子回路と接続用電極を持つという従来の平面的(2次元的)構造から脱却して,チップの表面と裏面を貫通して電極を作り,表裏に電極を持つために立体的(3次元的:3D)にチップを集積できる,Si貫通電極(Through Silicon Via:TSV)が重要な次世代半導体技術として注目されている。
 TSVを使うとLSIなどの半導体デバイスの高密度化,小型化,高周波化,さらには低電力化が可能になるので,世界の半導体メーカー,研究グループ,大学で開発が進んでいる。
 標準工程や接続端子の配置なども関連団体で議論されてまとまり,開発目標を示すロードマップも作られている。また,コストダウンを目的とした新構造も数多く発表されており,チップの使用目的に応じて最適な構造,材料が採用される傾向が見え始めている。
 半導体産業の世界的な分布は2000年代後半から大きく様変わりしている。日本の半導体メーカーに代わって韓国,台湾の伸長が目立ち,TSV技術の開発では欧米勢も積極的である。半導体のサプライチェーン(製造の分担)も変化し,ウエハプロセス専門のファウンドリ(foundry)やOSATと呼ぶ実装専門のメーカーの存在感が大きくなってきた。
 TSVは実装技術に関わる工程が多く,特殊な装置や治具が数多く必要になる。また関連する材料も新しい開発が必要になる。半導体メーカー以外でも関連するメーカーがTSV事業に参入する機会は大きくなり,この点で裾野の広い日本の電子産業には有利であるといわれている。
 著者はTSV技術の実用化が近いと感じて2009年に『3次元実装のためのTSV技術』を出版した。当時としてはこの技術で次世代半導体が量産されると思われたが,TSVチップはどうしても製造コストが高くなるため,実用化がなかなか広がらなかった。2012年頃からスマートフォンの需要が爆発的に増え,その中でTSVを使ったワイドIO技術が必要になると予測され,TSV採用への期待が大きく膨らんでいる。その間にもTSVの低コスト化,高密度化など研究開発は進展し,また3Dとともに進化系ともいえる2.5D(2.5次元)構造が開発され,さらには2.1Dと呼ばれる構造も提案されている。
 立体的構造の分野全体としても技術内容が大きく変化しているので,改めて最新のTSV技術の進展について取り上げ,また応用の中心となっているワイドIOや,新技術として注目されているガラス基板についても本書で述べる。

2015年2月
著者
第1章 TSV技術の開発
 1.1 TSVの必要性
 1.2 TSV開発の歴史と経緯
 1.3 TSV技術の現状と問題点
 第1章 参考文献
第2章 TSVの作成プロセス
 2.1 TSVの基本構造
 2.2 半導体製造プロセス中のTSV作成ポイント
 2.3 ビアミドルプロセスの概要
 2.4 ビアミドルでの配線接続とビア突出
 2.5 ビアミドルの頭出し
 2.6 ビアラストでの配線接続
 2.7 ビアファーストおよびトレンチファースト
 2.8 ビアアフタースタックによるTSV作成
 2.9 TSVのサプライチェーン
 第2章 参考文献
第3章 TSVチップの3D積層技術
 3.1 チップ-チップ積層とは
 3.2 チップ-ウエハ積層とは
 3.3 チップ自動位置合わせ
 3.4 ウエハ-ウエハ積層とは
 3.5 W to Wプラットフォーム
 3.6 チップのワーページ
 3.7 3D,2.5Dデバイスの放熱構造
 3.8 ワーページ軽減ボンディング
 第3章 参考文献
第4章 TSVを使ったワイドIOメモリシステム
 4.1 メモリシステムとバンド幅
 4.2 ワイドIOからワイドIO2へ
 4.3 ワイドIOのフロアプランとメモリチップ
 4.4 ワイドIO用のプロセッサチップ
 4.5 ワイドIOの製造コストと歩留まりコスト
 4.6 TSVサプライチェーンとモバイル市場
 4.7 ワイドIOのバリーション
 4.8 インターポーザ付きワイドIO
 第4章 参考文献
第5章 2.5DTSVチップ積層構造
 5.1 2.5DワイドIOとワイドIO2
 5.2 2.5D用Siインターポーザ
 5.3 2Dチップ搭載2.5Dデバイス
 5.4 高バンド幅メモリシステム
 第5章 参考文献
第6章 TSV-3Dメモリシステムの開発
 6.1 次世代メモリシステム,ハイブリッドメモリキューブ
 6.2 両面3D-FCメモリシステム
 6.3 ローコストポリSi基板デバイス
 6.4 2.5D-3D両面インターポーザ
 第6章 参考文献
第7章 新インターポーザと2.1Dデバイス
 7.1 有機インターポーザの必要性
 7.2 有機インターポーザの開発
 7.3 ガラスインターポーザの登場
 7.4 ガラスインターポーザのビア開孔
 7.5 TGVのメタライズ
 7.6 ガラスインターポーザの配線技術
 7.7 期待される2.1Dガラスサブストレート
 第7章 参考文献
第8章 3D用マイクロバンプ,チップフィル,実装材料
 8.1 TSVとマイクロバンプ
 8.2 高さを保つピラーバンプ
 8.3 3Dチップの保護用インターチップフィル
 8.4 3D,2.5D用実装材料の開発
 第8章 参考文献
第9章 TSV関連の技術開発
 9.1 TSVビア関連技術
 9.2 粉体合金によるビア充填
 9.3 ポリマー充填ビア
 9.4 非充填オープンビア
 9.5 ウエット成膜によるCuのビア充填
 9.6 スカロップフリーとポリマー蒸着
 9.7 Siパッケージによるコストダウン
 第9章 参考文献
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